HDLBits (68) — 位寬為3的二進(jìn)制編碼器
2022-03-12 17:15 作者:僚機(jī)Wingplane | 我要投稿
本題鏈接：
https://hdlbits.01xz.net/wiki/Adder3
既然你知道了如何構(gòu)建一個(gè)全加器，那么就實(shí)例化3個(gè)全加器來(lái)創(chuàng)建一個(gè)位寬為3的二進(jìn)制并行進(jìn)位加法器。加法器將兩個(gè)3位數(shù)字和一個(gè)進(jìn)位相加，得到一個(gè)位寬為3的和并輸出。為了鼓勵(lì)實(shí)例化全加器，答案也要輸出進(jìn)位加法器中的每個(gè)全加器的進(jìn)位輸出。cout[2]是最后一個(gè)全加器的最終進(jìn)位，也是通常來(lái)說(shuō)看到的進(jìn)位。
題目
答案
輸出波形
2+3=5, 2+3+1=6
按位操作符包括：取反（~），與（&），或（|），異或（^），同或（~^）。
按位操作符對(duì) 2 個(gè)操作數(shù)的每 1bit 數(shù)據(jù)進(jìn)行按位操作。
如果 2 個(gè)操作數(shù)位寬不相等，則用 0 向左擴(kuò)展補(bǔ)充較短的操作數(shù)。
取反操作符只有一個(gè)操作數(shù)，它對(duì)操作數(shù)的每 1bit 數(shù)據(jù)進(jìn)行取反操作。
參考內(nèi)容：
2.4 Verilog 表達(dá)式?| 菜鳥(niǎo)教程：
https://www.runoob.com/w3cnote/verilog-expression.html
標(biāo)簽：
