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fpga verilog 中變量長(zhǎng)度不合適會(huì)怎樣

2022-09-06 13:09 作者:GXTon_阿通  | 我要投稿

如果一個(gè)變量長(zhǎng)度不合適.

比如定義了 reg [7:0] cnt_data_bit;

那么cnt_data_bit的范圍是 0-255.不會(huì)出現(xiàn)比255再大的了.

所以,如果找不到原因,可能就是因?yàn)樽兞康奈粚捲O(shè)置不合理.

那么最大是255,就不會(huì)進(jìn)入:


程序就卡死了....

fpga verilog 中變量長(zhǎng)度不合適會(huì)怎樣的評(píng)論 (共 條)

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