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學(xué)習(xí)筆記:Quartus中關(guān)于觸發(fā)器在時鐘觸發(fā)時鎖存信號的問題

2021-02-06 08:42 作者:秋_石  | 我要投稿

以D觸發(fā)器為例,數(shù)字電路中會這樣描述觸發(fā)器的輸出與輸入之間的關(guān)系,圖1【1】

圖1 D觸發(fā)器真值表

毋庸置疑,作為教科書來說這樣寫是正確的的。但是在用Quartus進(jìn)行編寫邏輯邏輯電路時,我時常會產(chǎn)生疑問:

D觸發(fā)器中的D,假設(shè)在時鐘上升沿來到時同時發(fā)生變化,Q輸出的是的結(jié)果會是怎么樣?是輸出上升沿來到之前的D值,還是上升沿之后的D值?抱著這樣的疑問,我進(jìn)行了一些實驗。

測試過程

1、編寫一個DQ鎖存器

圖2 RTL綜合圖

2、編寫測試文件


測試思路

實例化兩個DQ鎖存器,將時鐘信號分成兩路,一路直接給第一個鎖存器的Q,另一個取反后給第二個鎖存器Q

最后兩個鎖存器的輸出分別為result1和result2

由下面的圖可以看出,result1作為輸入信號和時鐘完全相的條件下一直輸出高電平;result2在輸入信號和時鐘信號相反的條件下始終輸出低電平。


圖3 輸出結(jié)果

結(jié)論:

在Modelsim中實際上是在時鐘(clk)穩(wěn)定后的值會輸出給D


注:本實驗僅僅是依據(jù)本人現(xiàn)有對于Quartus和觸發(fā)器的淺薄理解得出的結(jié)論,可能會存在問題,歡迎斧正。



【1】搜狗百科:D觸發(fā)器。https://baike.sogou.com/v610141.htm?fromT

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