一、前言

????本文介紹verilog實現(xiàn)乘法器，乘法的實現(xiàn)本質(zhì)可以通過移位和加法實現(xiàn)，乘法的實現(xiàn)無需時序控制，用組合邏輯電路實現(xiàn)即可，因此即可用always或assign實現(xiàn)。

二、代碼實現(xiàn)

????2.1 工程代碼

????工程中同時包含了always和assign的實現(xiàn)兩個4位2進制的乘法，always實現(xiàn)更多的是說明乘法實現(xiàn)的原理來編寫代碼，assign方法則更簡便

????仿真代碼

2.2 綜合結(jié)果

兩種方式綜合的結(jié)果相同，都是用LUT和CARRY實現(xiàn)

2.3 仿真結(jié)果

使用modelsim仿真結(jié)果如下，乘數(shù)a每5ns增加1，乘數(shù)b初始值為3，40ns和70ns時設(shè)為7和15，通過out_always和out_assign可知結(jié)果的正確性，并且兩者的值一致。

三、參考

書籍《Vivado 入門與FPGA設(shè)計實例》中4.9乘法器