本題鏈接：

https://hdlbits.01xz.net/wiki/Bugs_nand3

這個三輸入與非門不起作用。 修復(fù)錯誤。

你必須使用提供的 5 輸入與門：

題目

答案

輸出波形

三輸入與非門

wire 類型表示硬件單元之間的物理連線，由其連接的器件輸出端連續(xù)驅(qū)動。如果沒有驅(qū)動元件連接到 wire 型變量，缺省值一般為 "Z"。

輸入端口

模塊例化時，從模塊外部來講， input 端口可以連接 wire 或 reg 型變量。這與模塊聲明是不同的，從模塊內(nèi)部來講，input 端口必須是 wire 型變量。

輸出端口

模塊例化時，從模塊外部來講，output 端口必須連接 wire 型變量。這與模塊聲明是不同的，從模塊內(nèi)部來講，output 端口可以是 wire 或 reg 型變量。

輸入輸出端口

模塊例化時，從模塊外部來講，inout 端口必須連接 wire 型變量。這與模塊聲明是相同的。

按位操作符包括：取反（~），與（&），或（|），異或（^），同或（~^）。

按位操作符對 2 個操作數(shù)的每 1bit 數(shù)據(jù)進行按位操作。

如果 2 個操作數(shù)位寬不相等，則用 0 向左擴展補充較短的操作數(shù)。

取反操作符只有一個操作數(shù)，它對操作數(shù)的每 1bit 數(shù)據(jù)進行取反操作。

參考內(nèi)容：

2.3 Verilog 數(shù)據(jù)類型 | 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-data-type.html

2.4 Verilog 表達(dá)式 | 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-expression.html

5.2 Verilog 模塊例化 | 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-generate.html