本題鏈接：

https://hdlbits.01xz.net/wiki/Zero

建立一個(gè)沒有輸入和一個(gè)輸出的電路，輸出一個(gè)常數(shù)0

現(xiàn)在您已經(jīng)解決了上一個(gè)問題，讓我們看看您是否可以在沒有提示的情況下完成一個(gè)簡(jiǎn)單的問題。

• HDLBits 使用 Verilog-2001 ANSI 風(fēng)格的端口聲明語法，因?yàn)樗菀组喿x并減少拼寫錯(cuò)誤。如果您愿意，您可以使用較舊的 Verilog-1995 語法。例如，下面的兩個(gè)模塊聲明是可以接受的和等效的：

Verilog-1995 語法：

module top_module ( zero );
 ? ?output zero;
 ? ?// Verilog-1995
endmodule

Verilog-2001 ANSI 風(fēng)格語法：

module top_module ( output zero ); 

 ? ?// Verilog-2001
endmodule

預(yù)期的解決方案長(zhǎng)度：大約 1 行。

提示

有趣的事是：對(duì)于 Quartus 綜合 (synthesis) ，不給信號(hào)賦值通常會(huì)導(dǎo)致輸出為0。這個(gè)問題實(shí)際上比上一個(gè)問題更容易。

題目

module top_module(
 ? ?output zero
);// Module body starts after semicolon

endmodule

答案

module top_module(
 ? ?zero
);// Module body starts after semicolon
	output zero = 0;
endmodule

or

module top_module(
 ? ?output zero
);// Module body starts after semicolon
	assign zero = 0;
endmodule

輸出波形

數(shù)字聲明時(shí)，合法的基數(shù)格式有 4 中，包括：十進(jìn)制('d 或 'D)，十六進(jìn)制('h 或 'H)，二進(jìn)制（'b 或 'B），八進(jìn)制（'o 或 'O）。數(shù)值可指明位寬，也可不指明位寬。一般直接寫數(shù)字時(shí)，默認(rèn)為十進(jìn)制表示。

參考內(nèi)容：

2.2 Verilog 數(shù)值表示 | 菜鳥教程：https://www.runoob.com/w3cnote/verilog-number.html